制造工艺向高端发展
集成电路的技术水平通常用微细加工精度和芯片集成度来衡量，前者是就工艺水平而言，后者是指单一芯片中所含有的晶体管数量。目前，世界集成电路大生产水平最高已经达到45纳米，而主流大生产线的技术水平为90纳米，存储器与CPU（中央处理器）的主流制造技术已经分别达到70纳米和65纳米水平。
新的集成电路制造技术包括浸液式光刻、铜互连及低k（介电常数）介质材料等，尽管存在大量的挑战，但新技术基本上能与工业发展同步前进。业界已经确信 193纳米浸液式光刻在65纳米及45纳米技术中已取得全面成功。浸液式光刻
已经顺利地渡过45纳米工艺技术，而对于下一步32纳米技术，是继续发展大数值孔径的浸液式光刻技术，还是采用EUV（极紫外）技术目前尚难下定论。
2006年1月，英特尔展示一颗实验性45纳米工艺静态SRAM（静态随机存储器）芯片，该芯片上面是缓存、中间是输入输出等功能电路、下面是测试器，晶体管总数超过10亿。2007年11月，英特尔又发布了采用45纳米工艺、基于高k金属栅技术的高端处理器芯片，这标志着45纳米产品正式投入商用。美国应用材料公司高级顾问莫大康告诉《中国电子报》记者：“在晶体管工艺制造中采用二氧化硅作为栅极绝缘材料，实质上已逼近物理极限。英特尔选择在45纳米节点采用高k介质及金属栅材料，使用一种全新的CMOS（互补型金属-氧化物-半导体）工艺制程结构，可能由此直接打开通向32纳米及22纳米的道路。”
技术创新需多方合作
如今，半导体产业垂直分工日益细化，晶圆代工厂与IC设计公司彼此间的领域划分也相当分明。工艺制程技术的档次越高，集成电路产品设计与制造、封测各环节之间的关联性、协同性要求也就越高。先进工艺需要设计公司、晶圆厂共同定义工艺要求，并将产品参数优化放到首位。据莫大康先生透露，在45纳米节点，单个产品的设计成本高达2000万美元至5000万美元，一套掩模的费用将达900万美元。所有这些使得设计的研发风险逐渐提高，促使Fabless（无工厂）模式不断进步和发展，最大变化在于Fabless与代工厂在工艺上的合作更加紧密。
为了在IC设计与制造之间架起一座桥梁，提高集成电路的生产效率和良率，降低生产成本，缩短产品上市时间，DFM(可制造性设计)应运而生。中芯国际集成电路制造(上海)有限公司可量产设计及制程模拟处张立夫处长表示，当器件特征尺寸小于100纳米时，要开发出成熟的新工艺并使产品生产达到稳定的良率，需耗时数年、耗资数十亿美元，因此DFM就显得尤为必要。DFM对晶圆代工厂提出了更高的要求，张立夫指出：“晶圆代工厂不仅要在DFM流程的前期就向IC 设计公司提出可制造的解决方案，还应该与设计公司合作，参与DFM流程的制定。”
EDA（电子设计自动化）五金|工具供应商也与代工厂形成更紧密的关系。EDA工具供应商必须与代工厂一起工作才能开发出更好的具有可制造性IC设计工具。与此同时，他们也必须与芯片设计公司一起工作以开发出能缩短设计周期和改进性能的工具。
客户也必须在前期付出相当大的努力来确保他们选择的代工厂拥有EDA工具合作伙伴、单元库和能满足项目需要的其他合作伙伴。客户与代工厂之间的对话开始得越早，设计成功的机会就越大。
国内企业强调自身特色
国内IC制造企业由于实力相对较弱，因此在技术创新过程中选准突破口就显得尤为重要，市场前景、研发成本等因素都值得慎重考虑。
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