AD9361 是一款高度集成的射频（RF）收发器，适用于广泛的应用场景。该器件集成了实现单天线或多天线系统所需的全部 RF、混合信号和数字模块。可编程特性允许这款宽带收发器在单一器件中实现所有收发功能，支持多种通信标准，包括频分双工（FDD）和时分双工（TDD）系统。这种可编程性还支持在多个频率上同时使用多个独立的射频链，并且允许器件通过 12 位并行数据总线（DBP）或单线 LVDS 接口与各种基带处理器（BBP）对接，支持 1.8V 并行接口或 1.2V 低压差分信号（LVDS）接口。

AD9361 还提供自校准和自动增益控制（AGC）系统，以在温度和输入信号条件变化时维持高水平性能。此外，该器件包含多种测试模式，允许系统设计人员注入测试信号并创建内部调试环路，以便在原型开发期间优化特定应用的无线电配置。

接收器

接收器部分包含接收 RF 信号并将其转换为基带处理器（BBP）可用的数字数据所需的全部模块。接收器具有两个独立控制的通道，可接收来自不同来源的信号，支持在共享公共频率合成器的同时在多输入多输出（MIMO）系统中使用。

每个通道有三个可复用到信号链的输入，使 AD9361 适用于具有多个天线的分集系统。接收器采用直接变频架构，包含低噪声放大器（LNA）、正交（I/Q）下变频混频器以及基带滤波和模数转换（ADC）电路。外部 LNA 也可与该器件接口，为设计人员提供定制接收器前端以适应特定应用的灵活性。

增益控制通过遵循预编程的增益索引图实现，该索引图在各个模块间分配增益，以在每个级别实现最佳性能。这既可以通过启用内部 AGC 以自动模式完成，也可以根据需要通过 BBP 或慢模式调整进行手动增益控制。此外，每个通道包含独立的 RSSI 测量能力、直流偏移跟踪和全数字自校准功能。

接收器包含 12 位 Σ-Δ ADC 和可调采样率，可将接收到的信号转换为数字数据流。数字信号经过一系列抽取滤波器和具有附加去加重设置的全可编程 128 抽头 FIR 滤波器进一步处理。每个数字滤波器模块的采样率可通过更改抽取因子来调整，以产生所需的输出数据速率。

发射器

发射器部分包含两个完全相同且独立控制的通道，提供实现直接变频系统所需的数字处理、混合信号和 RF 模块，同时共享公共频率合成器。数据路径通过基带传递函数采用可配置的 128 抽头 FIR 滤波器，具有插值滤波器选项。FIR 输出被送入一系列插值滤波器，在进入 DAC 之前提供附加滤波和数据速率插值。每个 12 位 DAC 具有可调采样率。I 和 Q 通道均连接到 RF 阻塞上变频混频器。

当转换为基带模拟信号时，I 和 Q 信号经过滤波以去除采样伪像，然后送入上变频混频器。在混频器中，I 和 Q 信号重组并调制到载波频率，随后通过模拟滤波器传输到输出级，这些滤波器提供附加的带通滤波，然后信号被发送到输出放大器。每个发射通道提供宽范围的衰减调节和精细的粒度控制，帮助设计人员优化信噪比（SNR）。

自校准电路对每个发射通道进行优化，提供自动实时调整。发射器模块还为每个通道提供 TX 监控块，该块监控发射器输出并路由到后端。未使用的通道在单通道操作时可用于 BBP 信号监控。TX 监控块仅在接收器空闲时可用。

时钟输入选项

AD9361 使用参考时钟工作，该时钟可通过两种不同方式提供：第一种选择是使用连接在 XTALP 和 XTALN 引脚之间的 19 MHz 至 50 MHz 晶体（具有频率间的差异）。第二种选择是将外部振荡器或时钟分配器件（如 AD9543）连接到 XTALN 引脚（XTALP 引脚悬空）。如果使用外部参考时钟，其频率可以在 20 MHz 至 80 MHz 之间变化。该参考时钟用于为系统提供时钟，并为器件内部生成所有数据时钟、采样时钟和本地振荡器的锁相环（PLL）模块提供时钟。

晶体频率误差可通过使用数字可编程晶体振荡器（DCXO）功能消除，该功能调整内部可变电容。此电容调谐曲线将晶体频率从所有其他频率信号中分离出来，从而产生更准确的参考时钟，系统中的所有其他频率均由此生成。此功能还可与片上温度检测结合使用，在正常工作期间提供振荡器频率温度补偿。

合成器

RF PLL

AD9361 包含两个完全相同的合成器，用于为 RF 信号路径生成所需的本振（LO）信号——一个用于接收器，一个用于发射器。这些锁相环（PLL）是分数 N 设计，集成了环路滤波器和压控振荡器（VCO）。在正常工作中，可激活发射器 PLL 和/或接收器 PLL，且两个 PLL 可独立运行（例如，TX 和 RX 同时工作）。这些 PLL 无需外部元件。

BB PLL

AD9361 还包含一个基带 PLL 合成器，用于生成所有基带相关时钟信号，包括 ADC 和 DAC 采样时钟、DATA_CLK 信号（见 70 页“数字数据接口”）以及 700 MHz 至 1400 MHz 范围内的高速基带时钟。该时钟速率基于系统的数字数据速率。

数字数据接口

AD9361 数据接口使用并行数据端口（P0 和 P1）在器件与 BBP 之间传输数据。数据端口可配置为单端 CMOS 格式或差分 LVDS 格式，两种格式均可通过多种排列方式配置，以满足单端口数据连接、系统要求（如排序和数据总线接口）等需求。这些排列包括独立数据总线、双数据总线、单数据速率、双倍数据速率以及不同通道在适当时间通过总线传输数据的各种组合。

总线传输通过简单的硬件握手信号控制。两个端口可工作在双向（TDD）模式或全双工（FD）模式：接收数据时使用 TDD 模式，发送数据时使用全双工模式（接收和发送位同时传输）。接口也可配置为仅使用一个数据端口，适用于数据速率不高且希望减少接口引脚数量的应用。

DATA_CLK 信号

RX DATA_CLK 为 BBP 提供接收数据时使用的数据时钟。DATA_CLK 可设置为单数据速率（SDR）——此时数据在单个时钟沿采样，或双倍数据速率（DDR）——此时数据在时钟的上升沿和下降沿均采样。此限制适用于使用单端口或双端口的操作。

FB_CLK 信号

对于发送数据，接口使用 FB_CLK 信号作为定时参考。FB_CLK 允许源同步定时，支持上升沿捕获或下降沿捕获。对于发送信号突发，FB_CLK 信号的频率和占空比必须与 DATA_CLK 相同。

RX_FRAME 信号

每当接收器输出有效数据时，器件会生成 RX_FRAME 输出信号。该信号有两种模式：电平模式（RX_FRAME 高电平表示数据有效）和脉冲模式（RX_FRAME 产生占空比为 50% 的脉冲，与数据突发的开始同步）。类似地，TX_FRAME 信号在整个发送数据突发期间可保持高电平，或产生占空比为 50% 的脉冲。

使能状态机（ENSM）

AD9361 收发器包含一个使能状态机（ENSM），用于跟踪器件的当前状态。在正常操作期间，器件可置于多种不同状态，包括：

等待（Wait）：省电模式，合成器禁用

睡眠（Sleep）：所有时钟和 BB PLL 禁用

TX：TX 信号链启用

RX：RX 信号链启用

FDD：TX 和 RX 信号链均启用

告警（Alert）：合成器启用

ENSM 有两种控制方式：SPI 控制和引脚控制。

SPI 控制模式

在 SPI 控制模式下，ENSM 通过写入控制寄存器异步控制，以将当前状态推进到下一状态。SPI 控制被视为异步控制，因为 SPI_CLK 可源自与 DATA_CLK 不同的时钟源，且即使合成器未启用，仍能正常工作。不建议在需要实时控制 ENSM 时使用 SPI 控制模式（除非 BBIC 能够精确执行定时 SPI 写入）。

引脚控制模式

在引脚控制模式下，EN 引脚和 TXNRX 引脚的使能功能允许对当前状态进行实时控制。ENSM 支持 SDR 或 FDD 操作，具体取决于 EN 和 TXNRX 引脚的配置方式。引脚控制方法推荐用于实时控制，因为 BBIC 有简单的 2 线接口来控制器件的下一状态。EN 引脚的功能可配置为由脉冲（内部检测边沿）或电平驱动。

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