技术支持：数据手册啦

AD9288 ADC架构是一种利用开关电容技术的每级比特流水线型转换器。这些阶段决定了5个MSB并驱动3位闪存。每个阶段都提供了足够的重叠和纠错，从而优化了比较器的精度。输入缓冲器是差分的，两组输入都是内部偏置的。

这允许最灵活地使用交流或直流以及差分或单端输入模式。输出暂存块对齐数据，执行纠错，并将数据馈送到输出缓冲区。该组输出缓冲器由单独的电源供电，允许调整输出电压摆动。两个通道之间的性能没有明显差异。

使用AD9288

使用AD9288时，必须遵循良好的高速设计实践。为了获得最大效益，去耦电容器应尽可能靠近芯片，尽量减少芯片引脚和电容器之间的迹线和通孔电感（AD9288/PCB评估板上使用0603表面贴装电容器）。建议在每个电源接地引脚对上放置一个0.1 uF的电容器用于高频去耦，并包括一个10 uF电容器用于本地低频去耦。VREF IN引脚也应通过0.1 uF电容器去耦。还建议使用分体式电源平面和连续接地平面。数据输出迹线应较短（<1英寸），以尽量减少切换时的片上噪声。

编码输入

任何高速A/D转换器对用户提供的采样时钟的质量都极其敏感。跟踪保持电路本质上是一个混频器。时钟上的任何噪声、失真或定时抖动都会与A/D输出端的所需信号相结合。因此，AD9288的编码（时钟）输入的设计非常谨慎，建议用户对时钟源给予相应的考虑。编码输入完全兼容TTL/CMOS。

数字输出

数字输出与TTL/CMOS兼容，功耗更低。在待机期间，输出缓冲器转换到高阻抗状态。数据格式选择选项支持二进制补码（设置高）或偏移二进制输出（设置低）格式。

模拟输入

AD9288的模拟输入是一个差分缓冲器。为了获得最佳的动态性能，AIN和AIN的阻抗应该匹配。AD9288的模拟输入级的设计特别小心，以防止输入过载时数据的损坏和损坏。标称输入范围为1.024 V p-p，中心为VD×0.3。

电压基准

AD9288（REFour）内置了稳定准确的1.25 V电压基准。在正常操作中，通过将引脚5（REFINA）和7（REFxB）捆绑到引脚6（REFOUT）来使用内部参考。可以通过改变施加到AD9288的参考电压来调整输入范围。当参考值调整+5%时，性能没有明显下降。ADC的满标度范围跟踪线性变化的参考电压。

时机

AD9288提供锁存数据输出，具有四个流水线延迟。数据输出在Encode命令的上升沿后一个传播延迟（tb）可用（见图2、图3和图4）。必须尽量减少输出数据线的长度和施加在其上的负载，以减少AD9288内的瞬态。这些瞬态会降低转换器的动态性能。

AD9288的最低保证转换率为1 MSPS。当时钟速率低于1 MSPS时，动态性能会下降。待机模式后的典型上电恢复时间为15个时钟周期。

用户可选择的选项

两个引脚可用于多种操作模式的组合。这些选项允许用户将两个频道（不包括参考频道）置于待机模式，或仅将B频道置于待机模式。这两种模式都将输出缓冲器和时钟输入置于高阻抗状态。

另一个选项允许用户将B通道输出数据偏移1/2个时钟周期。换句话说，如果两个时钟被馈送到AD9288并且相位相差180º，启用数据对齐允许通道B的输出数据在时钟A的上升沿可用。如果为两个通道提供相同的编码时钟并且启用了数据对齐引脚，则通道B的输出数据相对于通道A相位相差180度。

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