PHY（Physical Layer）芯片是网络设备中负责物理层功能的集成电路，它完成了OSI模型最底层的工作，即“将数字信号转换为可在物理介质（如网线）上传输的模拟信号”，反之亦然。

PHY芯片原理框图如图1：

图1 PHY芯片原理框图

以下将从设计要点、核心模块、接口、PCB布局和调试等方面进行详解。

理解PHY在系统中的地位。一个典型的以太网系统结构如下：

CPU/MAC (Media Access Control) -> PHY (Physical Layer) -> Magnetics (Transformer) -> RJ45 Connector -> Cable

以太网系统结构示意图如图1：

图2 以太网系统结构示意图

a. MAC： 负责数据链路层，处理数据帧、寻址、错误校验等。通常集成在CPU或交换机芯片中。

b. PHY： 负责物理层。

c. 网络变压器： 关键无源器件，提供电气隔离、信号耦合、共模噪声抑制和阻抗匹配。

硬件设计工程师需要关注以下几个核心方面：

1) 与MAC的连接接口：

MII： 原始标准，数据位宽4位，时钟25MHz（用于10/100M）。

RMII： 简化版MII，数据位宽2位，时钟50MHz，引脚数少，非常常用。

GMII： 用于千兆以太网，数据位宽8位，时钟125MHz。

RGMII： 最常用的千兆接口，在GMII基础上简化，数据发送和接收各4位（TXD[3:0]/RXD[3:0），使用双沿采样（DDR），时钟频率125MHz。特别注意：RGMII有发送和接收时钟时序问题，通常需要在PCB布线时进行延迟匹配，或者使用PHY芯片内部的延迟调整功能。

SGMII： 串行接口，引脚数更少，常用于FPGA连接或高端芯片。

2) 设计要点：

严格参考芯片数据手册的接口定义和时序要求。

RGMII接口的TXC/RXC时钟线、TX_CTL/RX_CTL控制线和数据线需要做等长布线，误差通常控制在数百mil（如±500mil）以内，以确保建立和保持时间。

注意接口电压（如3.3V, 2.5V, 1.8V），如果不匹配，需要电平转换。

3) 与网络变压器的连接接口：

这是PHY的模拟部 分，直接驱动网线。

通常分为电流驱动型和电压驱动型，连接方式略有不同。

接口通常是差分对：TX+/TX-,RX+/RX-。

PHY芯片是数模混合芯片，对电源要求非常高。通常需要多路电源,需单独供电并避免串扰：

1) 数字核心电源： 为内部数字逻辑供电，电压最低（如1.0V, 1.2V）。要求低噪声，通常需要一颗高性能LDO或开关电源（需配合LC滤波）。

2) 数字I/O电源： 为MAC接口（如RGMII）供电，电压与MAC侧电平一致（如3.3V或2.5V）。

3) 模拟电源： 为内部PLL、ADC/DAC等模拟电路供电。这是最敏感、要求最高的电源。必须极其干净，纹波要小。通常建议使用独立的LDO，并与数字电源进行磁珠或0Ω电阻隔离。

4) 线路驱动电源： 为发送端的线路驱动器供电，需要提供较大的驱动电流。噪声也会直接影响发送信号质量。

设计要点：

强烈建议： 为每一路电源使用单独的稳压器，尤其是模拟电源和数字电源要分开。

电源去耦至关重要。在每个电源引脚附近放置大小电容组合（如10uF + 0.1uF + 0.01uF），小电容（0.1uF/0.01uF）必须尽可能靠近芯片引脚。

模拟电源部分可以增加π型滤波（磁珠/电感 + 电容）来进一步抑制噪声。

参考时钟： PHY需要一个高精度、低抖动的外部参考时钟（通常为25MHz）。这个时钟的质量直接决定了PHY发送和接收数据的时序精度。

时钟源选择：

1) 晶体： 需要PHY内部集成振荡器电路。成本低，但需要注意负载电容的匹配。

2) 有源晶振： 直接输出方波时钟信号。性能更稳定，抗干扰能力强，推荐用于要求高的场合。

设计要点：

时钟线应尽可能短，远离噪声源（如开关电源、晶振）。

在时钟线两边布置地线进行屏蔽。

匹配负载电容（如果使用晶体），容值根据数据和晶体规格计算。

优先采用低电平复位，复位信号需保持足够时长（参考芯片手册，通常≥10ms），避免复位不彻底。

建议通过 MCU GPIO 控制复位，或使用专用复位芯片，不直接依赖电源上电复位，提升稳定性。

复位电路： 需要一个可靠的上电复位和手动复位电路，确保PHY在稳定电源下启动。

配置接口：

** strapping引脚**： 通过上拉/下拉电阻在硬件上配置PHY的初始状态，如设备地址、速度/双工模式等。

MDIO/MDC： 两线制管理接口，MAC通过它可以动态配置PHY的内部寄存器、读取PHY状态（如链接状态、信号质量等）。这是调试和状态监控的关键接口（MDIO接口最多可以挂载32个PHY设备），MDC（时钟）和 MDIO（数据）为 PHY 的配置接口，需与 MCU/CPU 连接，走线长度≤10cm。

MDIO 线上拉 1kΩ~4.7kΩ 电阻至 IO 电源，确保空闲状态稳定；MDC 时钟频率不超过 2.5MHz（遵循 IEEE 802.3 标准）。

在网络变压器与RJ45连接器之间或之后，可以添加TVS二极管阵列，用于防护来自网线的浪涌和静电放电。

网络变压器本身也提供了一定的隔离和共模噪声抑制能力。

PHY设计成功与否的重中之重。

将电路板清晰地划分为：数字区域（MAC接口、数字电源）、模拟/混合信号区域（PHY芯片、时钟、模拟电源）、高压/接口区域（变压器、RJ45）。

区域之间用“壕沟”或不同电源层分割。

TX+/TX- 和 RX+/RX- 必须严格按照差分线规则走线。

等长： 差分对内的两条线长度差要尽可能小（通常建议<5mil）。

等距： 两条线从始至终保持相同的间距。

参考完整地平面： 差分对应在完整的参考地平面上方走线，不能跨分割。

阻抗控制： 差分阻抗必须控制在100Ω（对于以太网）。这需要通过PCB叠层、线宽和间距来计算。

使用电源平面或宽走线为PHY供电。

严格遵守数据手册的推荐，在每一个电源引脚旁边放置去耦电容。

推荐使用单点接地或混合接地。将PHY的模拟地和工作地（数字地）在芯片下方通过一个连接点（通常是0Ω电阻或磁珠）连接到主地平面。避免数字噪声通过地平面干扰敏感的模拟电路。

链接不稳定：检查差分对长度差是否超标，或电源纹波过大，需重新调试电源滤波电路。

无法识别 PHY：排查 MDC/MDIO 接口时序，确保 MCU 输出时钟与 PHY 要求匹配，或复位信号时长不足。

雷击后损坏：未设计防雷电路，需在 RJ45 端口增加 TVS 管和共模电感，且接地路径阻抗需≤1Ω。

接口确认： MAC接口类型、电压匹配。

电源树设计： 数字、模拟、I/O电源独立、干净。

时钟源： 25MHz晶体/有源晶振，布局紧凑。

复位与配置： 复位电路可靠，strap引脚上下拉电阻正确。

磁性元件： 选择与PHY驱动方式匹配的网络变压器。

PCB布局： 严格分区，数字/模拟分离。

PCB布线： 差分对100Ω阻抗控制、等长、参考地平面完整。

去耦： 所有电源引脚就近放置大小电容组合。

ESD防护： TVS管放置在接口处。

1) 连接通信方式UTP，PHY对MAC采用的是RGMII、SGMII形式。

图3 UTP通信

2) 连接通信方式Fiber，PHY对MAC采用的是RGMII形式。

图4 Fiber通信

3) 连接通信方式UTP/Fiber/RGMII，PHY对MAC采用的是RGMII形式。

图5 UTP/Fiber to RGMII通信

4) 连接通信方式SGMII to RGMII，PHY对MAC采用的是SGMII形式PHY，对MAC采用的是RGMII形式；

图6 SGMII/RMGMII通信

5) 连接通信方式Fiber to UTP，PHY对MAC采用的是RGMII、SGMII形式。

图7  

6) 连接通信方式PTP and Sync......，

图8 PTP and Sync......

1) 尽量缩短走线长度，尽量远离开关电源、晶振等噪声源，以保证信号质量。

2) USXGMI1、SGMII信号走线必须按 100Q±10%阻抗差分走线;RGMII信号走线必须按 50R±10%阻抗差分走线。

3) 建议在换层孔附近添加回流孔，尽量减少换层过孔数量。

4) 信号走线参考 GND，保证参考平面完整，不建议存在跨平面分割的情况。如果设计中无法避免跨平面参考，建议在跨平面分割处用旁路电容将回流信号连接起来。

5) SGMII信号 100nF 耦合电容建议靠近接收端并对称放置。

6) SGMII接口 TX/RX 信号之间走线无需等长处理，同层走线时，建议保证 7H 间距。

7) USXGMII接口 TX/RX 信号之间走线无需等长处理，TX 和 RX 建议走在不同层，或者隔开尽可能远的距离。

8) USXGMII接口建议在扇出时对差分对内P和N较短的走线进行一定的等长补偿。

9) RGMII 走线 TX 信号组内等长、RX 信号组内等长，TX 和 RX 间无需等长。

参考文档：MII、RMII、GMII、RGMII接口详解及硬件设计注意事项-CSDN博客

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